本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自semiengineering
晶圓上芯片3D堆疊最大限度地縮短了硅和光子集成電路之間的互連距離。
隨著我們進(jìn)入人工智能時代，對云服務(wù)和人工智能計算增強(qiáng)連接的需求不斷激增。隨著摩爾定律的放緩，不斷增長的數(shù)據(jù)速率要求正在超越任何單一半導(dǎo)體技術(shù)的進(jìn)步。這種轉(zhuǎn)變凸顯了異構(gòu)集成 (HI) 作為緩解帶寬瓶頸的關(guān)鍵解決方案的重要性。如今，OSAT（外包半導(dǎo)體組裝和測試）不僅受到先進(jìn)節(jié)點 IC 封裝需求的推動，還受到硅光子學(xué)和共封裝光學(xué)等新興技術(shù)興起的推動。ASE 推出了硅光子封裝平臺，旨在提供創(chuàng)新解決方案，以促進(jìn)更先進(jìn)的人工智能系統(tǒng)，同時確保高性能和能效。
需要提高計算性能并提高能源效率
在快速發(fā)展的人工智能領(lǐng)域，當(dāng)前的訓(xùn)練周期取決于三個核心過程：數(shù)據(jù)收集、數(shù)據(jù)連接以及利用高性能計算 (HPC) 進(jìn)行人工智能訓(xùn)練和推理。
隨著AI應(yīng)用日益復(fù)雜，現(xiàn)有的硬件架構(gòu)往往難以實現(xiàn)更高的計算性能，同時提升跨芯片和I/O數(shù)據(jù)連接的能源效率。
用于 AI 芯片集成的先進(jìn)封裝
AI 硬件的首次演進(jìn)側(cè)重于使用先進(jìn)的 HI 封裝來集成來自不同晶圓節(jié)點的芯片，尤其是用于集成邏輯和內(nèi)存。ASE 提供高密度封裝解決方案，旨在滿足 AI 和 HPC 應(yīng)用對更高帶寬和更快數(shù)據(jù)傳輸速率日益增長的需求。我們的產(chǎn)品包括2.5D 和 3D IC、扇出型基板芯片 ( FOCoS ) 和 FOCoS-Bridge。
2.5D 封裝技術(shù)利用 Si Interposer 上的重分布層 (RDL) 連接芯片，實現(xiàn)了低至 0.5μm/0.5μm 的顯著線寬/線間距 (L/S)，使其成為高性能應(yīng)用的理想選擇。FOCoS 利用扇出型 RDL 無縫集成各種芯片，提供 L/S 范圍從 2μm/2μm 到 10μm/10μm 的經(jīng)濟(jì)高效的解決方案。最后，F(xiàn)OCoS-Bridge 采用硅橋來促進(jìn)高密度布線，以在需要高速傳輸?shù)膮^(qū)域連接不同的芯片（例如邏輯芯片和內(nèi)存芯片），同時還在其他區(qū)域使用扇出型 RDL。這種方法為 L/S 設(shè)計提供了靈活性，提供 0.5μm/0.5μm 和 2μm/2μm 選項，同時顯著提高封裝密度和帶寬。
利用光子系統(tǒng)集成推動人工智能發(fā)展
高密度封裝解決方案可以實現(xiàn)更高的 I/O 密度，并顯著減少 AI 芯片之間的互連距離，通常涉及約 10 個芯片。這可以實現(xiàn)更緊湊的設(shè)計，可將系統(tǒng)尺寸縮小高達(dá) 70%，同時將整體計算性能提高高達(dá) 10 倍。從長遠(yuǎn)來看，我們認(rèn)為理想的封裝解決方案將涉及利用全尺寸晶圓作為單個封裝設(shè)備。
要達(dá)到 ExaFLOPS 的計算能力，至少需要 1,000 個 AI 芯片通過先進(jìn)的高密度 RDL 技術(shù)進(jìn)行互連。未來將出現(xiàn)包含數(shù)百萬個芯片的 AI 集群，用于復(fù)雜的 AI 訓(xùn)練模型，這將需要一種更有效的系統(tǒng)級連接方法。
與電互連相比，光互連的傳輸損耗明顯更低，這使得光子集成成為未來 AI 系統(tǒng)開發(fā)的一個有前途的解決方案。業(yè)界正在見證各種國際項目，例如歐洲的 photonixFAB、美國的 DARPA 計劃和日本的 IOWN 全球論壇，這些項目旨在擴(kuò)展 I/O 功能，同時提高帶寬并降低功耗。它們都專注于一種類似的方法，即共封裝光學(xué) (CPO)。
共封裝光學(xué)元件 (CPO) 的復(fù)雜組裝過程
CPO 正在成為未來 AI 硬件的一項賦能技術(shù)，主要用于連接 AI 集群中的服務(wù)器。在典型的 CPO 網(wǎng)絡(luò)配置中，交換機(jī) ASIC 位于中心位置，周圍環(huán)繞著多個光子引擎（也稱為光學(xué)引擎或 OE）。
CPO 組裝涉及各種元件，包括激光器、光學(xué)元件、光纖陣列單元 (FAU) 和具有不同晶圓節(jié)點的硅集成電路 (IC)：光子集成電路 (PIC)、電子集成電路 (EIC) 和存儲器 IC。一些客戶需要專門的 CMOS 后晶圓工藝，例如深反應(yīng)離子蝕刻 (DRIE) 腔體形成、AuSn 鍵合、KOH V 型槽或扇出 RDL 工藝。
最終，所有上述元件都集成在單個封裝基板上，然后進(jìn)行最終測試。這導(dǎo)致組裝流程非常復(fù)雜，如下圖所示。關(guān)鍵工藝 EIC/PIC 3D 集成和光纖組裝。
用于 CPO 中 EIC/PIC 集成的先進(jìn)封裝
對于 EIC 和 PIC 的集成，晶圓上芯片 3D 堆疊是一種有效的方法，可以最大限度地縮短兩者之間的互連距離。這種方法具有尺寸更小的優(yōu)點，同時顯著提高了帶寬密度和能效。兩種主要方法有助于實現(xiàn)垂直互連：硅通孔 (TSV) 和扇出型封裝 ( FOPOP ) 配置中的高銅柱。
選項 1：PIC 位于 EIC 之上
在此配置中，PIC 位于 EIC 頂部。然而，在 EIC 中創(chuàng)建 TSV 可能具有挑戰(zhàn)性，因為它通常需要在先進(jìn)的晶圓節(jié)點上制造。為了克服這個問題，我們采用了晶圓級扇出工藝，形成高銅柱以實現(xiàn)與頂部 PIC 的垂直互連。由此產(chǎn)生的光子 FOPOP 在光耦合方面表現(xiàn)出色，因為 PIC 的懸垂部分允許光邊緣耦合。
選項 2：PIC 位于底部
或者，PIC 可以位于底部，使用其中形成的 TSV 與頂部 EIC 進(jìn)行垂直互連。FAU 組裝解決方案以及 PIC 翹曲控制對于這種光子無模2.5D 結(jié)構(gòu)至關(guān)重要。由于更好的電源完整性和信號完整性，這種設(shè)計提供了更好的散熱效果，并且可以實現(xiàn)更高的傳輸數(shù)據(jù)速率，例如每通道超過 200G。
最終，光子無模2.5D結(jié)構(gòu)提供了卓越的解決方案，使得帶有TSV的PIC成為硅光子學(xué)不可或缺的一部分。
光纖到 PIC 組裝解決方案
對于光纖到 PIC 集成，有幾個關(guān)鍵考慮因素：主動對準(zhǔn)、被動對準(zhǔn)、邊緣耦合和光柵耦合。
為了實現(xiàn)更好的光學(xué)性能（最大限度地減少光損耗和波長敏感度），筆者認(rèn)為使用透鏡進(jìn)行主動對準(zhǔn)的邊緣耦合是最佳選擇。然而，考慮到對晶圓級光學(xué)可測試性的需求，晶圓級解決方案（例如使用被動對準(zhǔn)的晶圓上芯片鏡耦合器）可能更適合大批量生產(chǎn)。
因此，業(yè)界正轉(zhuǎn)向晶圓級組裝，在大批量 CPO 制造中利用垂直耦合器進(jìn)行光學(xué)和 FAU 組裝。這些耦合器可以擴(kuò)大激光束尺寸，提供更大的耦合公差。這種方法允許進(jìn)行晶圓級測試，支持可拆卸的 FAU，并且對波長變化不太敏感，最終支持密集波分復(fù)用 (DWDM) 系統(tǒng)。
構(gòu)建協(xié)同生態(tài)系統(tǒng)
在探索 AI 硬件開發(fā)這一復(fù)雜領(lǐng)域時，在系統(tǒng)集成商、設(shè)計公司、代工廠和 OSAT（外包半導(dǎo)體組裝和測試）提供商之間建立協(xié)同生態(tài)系統(tǒng)至關(guān)重要。成功的關(guān)鍵在于明確定義規(guī)范并開發(fā)可簡化整個供應(yīng)鏈的已知良好光學(xué)引擎 (OE) 解決方案。AI 硬件的未來充滿希望，通過優(yōu)先考慮性能、能源效率和創(chuàng)新的封裝解決方案，可以釋放 AI 技術(shù)的全部潛力，為更智能、更高效的世界鋪平道路。
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